Texas Instruments LMK5B12204 Netzwerk-Synchronisierungs-Taktgeber
Der Texas Instruments LMK5B12204 Netzwerk-Synchronisierungs-Taktgeber bietet eine Jitter-Reinigung, Takterzeugung, fortschrittliche Taktüberwachung und hervorragende berührungslose Schaltleistung. Diese Funktionen sind zur Erfüllung der strengen Timing-Anforderungen von Kommunikationsinfrastrukturen und Industrieapplikationen vorgesehen. Der extrem niedrige Jitter und die hohe Rauschunterdrückung (PSNR) des Bauteils können die Bitfehlerraten (BER) in seriellen Hochgeschwindigkeitsverbindungen reduzieren. Der LMK5B12204 von Texas Instruments kann mit der proprietären Bulk Acoustic Wave (BAW) VCO-Technologie von TI Ausgangstakte mit einem RMS-Jitter von 50 fs erzeugen, unabhängig vom Jitter und der Frequenz der XO- und Referenzeingänge.
Die DPLL unterstützt eine programmierbare Schleifenbandbreite zur Jitter- und Wander-Dämpfung, während die beiden APLLs eine fraktionale Frequenzumsetzung zur flexiblen Takterzeugung unterstützen. Die Synchronisierungsoptionen, die auf der DPLL unterstützt werden, umfassen berührungsloses Schalten mit Phasenauslöschung, digitaler Holdover- und DCO-Modus mit einer Frequenzschrittgröße von weniger als 0,001 ppb (Teil pro Milliarde) für eine präzise Taktlenkung (IEEE 1588 PTP-Slave). Der DPLL kann eine Phasensperre zu einem Referenzeingang von 1 PPS (Impuls pro Sekunde) durchführen. Die erweiterte Referenzeingangsüberwachung gewährleistet eine robuste Taktfehlererkennung und trägt zur Reduzierung von Ausgangstaktstörungen bei, wenn ein Referenzverlust (LOR) auftritt.
Der LMK5B12204 kann einen allgemein verfügbaren Niederfrequenz-TCXO oder -OCXO verwenden, um die Freilauf- oder Holdover-Ausgangsfrequenzhaltung gemäß Synchronisierungsstandards einzustellen. Andernfalls kann das Bauteil einen Standard-XO verwenden, wenn die Stabilität der Free-Run- oder Holdover-Frequenz und das Wandern nicht kritisch sind. Das Bauteil ist vollständig über die I2C oder SPI-Schnittstelle programmierbar und unterstützt eine benutzerdefinierte Frequenzkonfiguration beim Einschalten mit dem internen EEPROM oder ROM. Das EEPROM ist werkseitig vorprogrammiert und kann bei Bedarf im System programmiert werden.
Merkmale
- Eine digitale Phasenregelschleife (DPLL) mit
- Berührungsloses Schalten mit einem Phasenübergang von ±50 ps
- Programmierbare Schleifenbandbreite mit schneller Sperre
- Standardkonforme Synchronisierung und Holdover mit einem kostengünstigen TCXO/OCXO
- Zwei analoge Phasen-Regelschleifen (APLLs) mit einer branchenführenden Jitter-Leistung
- 50 fs RMS-Jitter bei 312,5 MHz (APLL1)
- 130 fs RMS-Jitter bei 155,52 MHz (APLL2)
- Zwei Referenztakteingänge
- Priorität-basierte Eingangsauswahl
- Digitales Holdover bei Referenzverlust
- Vier Taktausgänge mit programmierbaren Treibern
- Bis zu vier verschiedene Ausgangsfrequenzen
- AC-LVDS-, AC-CML-, AC-LVPECL-, HCSL- und 1,8-V-LVCMOS-Ausgangsformate
- EEPROM/ROM für benutzerdefinierte Taktgeber beim Einschalten
- Flexible Konfigurationsoptionen
- 1 Hz (1 PPS) zu 800 MHz auf Eingang
- XO-/TCXO-/OCXO-Eingang: 10 bis 100 MHz
- <0,001 ppb/Schritt für präzise Taktsteuerung (IEEE 1588 PTP-Slave) DCO-Modus
- Erweiterte Taktüberwachung und Status
- I2C oder SPI-Schnittstelle
- -83 dBc (50 mVpp Rauschen bei 3,3-V-Versorgung) PSNR
- 3,3-V-Versorgung mit 1,8-V-, 2,5-V- oder 3,3-V-Ausgängen
- Industrie-Temperaturbereich: -40 °C bis +85 °C
Applikationen
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), IEEE 1588 PTP-Slave-Taktgeber oder optisches Transportnetzwerk (G.709)
- 400 G Line-Karten, Fabric-Karten für Ethernet-Schalter und Router
- Drahtlose Basisstation (BTS), drahtloses Backhaul
- Test und Messung, medizinische Bildgebung
- Jitter-Reinigung, Wander-Dämpfung und Referenztakt-Erzeugung für 56 G/112 G PAM-4 PHYs, ASICs, FPGAs, SoCs und Prozessoren
Funktionales Blockdiagramm
Verwandtes Development Tool
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