Renesas Electronics 8A34004 IEEE 15888 Systemsynchronisator
Der 8A34004 IEEE 15888 Systemsynchronisator von Renesas Electronics ist eine Synchronisations-Managementeinheit (SMU) für die paket- und Physical-Layer-basierte Ausrüstungssynchronisierung. Als Teil der ClockMatrix™-Produktfamilie von Mehrkanal-Timing-Bauteilen von Renesas bietet der 8A34004 Tools zur Verwaltung von Timing-Referenzen, Taktquellen und Timing-Pfaden für IEEE 1588 und synchrone Ethernet-(SyncE)-basierte Taktgeber. Die PLL-Kanäle können unabhängig als Frequenzsynthesizer, Jitter-Dämpfer, digital gesteuerte Oszillatoren (DCO) oder digitale Phasenregelkreise (DPLL) betrieben werden.
Der 8A34004 unterstützt mehrere unabhängige Timing-Pfade, die jeweils als DPLL oder DCO konfiguriert werden können. Der Eingang-zu-Eingangs-, Eingang-zu-Ausgangs- und Ausgang-zu-Ausgangs-Phasenversatz kann genau verwaltet werden. Das Bauteil gibt Takte mit geringem Jitter aus, die Schnittstellen wie 100GBASE-R, 40GBASE-R, 10GBASE-R, 10GBASE-W und Ethernet-Schnittstellen mit niedrigerer Rate sowie SONET/SDH- und PDH-Schnittstellen und IEEE 1588 Zeitstempeleinheiten (TSUs) direkt synchronisieren können.
Die interne System-APLL muss mit einem Referenztakt mit niedrigem Phasenrauschen und einer Frequenz zwischen 25 MHz und 54 MHz versorgt werden. Der Ausgang des System-APLL wird für die Taktsynthese von allen fraktionalen Ausgangsteilern (FODs) im Bauteil verwendet. Die System-APLL-Referenz kann von einem externen Quarzoszillator stammen, der mit dem OSCI-Pin verbunden ist oder von einem internen Oszillator, der einen Quarz zwischen den OSCI- und OSCO-Pins verwendet.
Die 8A34004 SMU von Renesas Electronics wird in einem VFQFPN-Gehäuse (Very Fine-Pitch Quad Flat Pack No-Lead) von 7 mm x 7 mm mit einem freiliegenden Pad für eine verbesserte thermische Leistungsfähigkeit angeboten.
Merkmale
- Zwei unabhängige Timing-Kanäle
- Jeder kann als Frequenzsynthesizer, Jitter-Dämpfer, digital gesteuerter Oszillator (DCO) oder digitale Phasenregelschleife (DPLL) verwendet werden.
- DPLLs erzeugen Telekommunikations-konforme Takte
- Konform mit ITU-T 8262 für synchrones Ethernet
- Konform mit älteren SONET/SDH- und PDH-Anforderungen
- DPLL-DLFs (digitaler Schleifenfilter, DLF) sind mit Abschaltfrequenzen von 12 µHz bis 22 kHz programmierbar
- DPLL-/DCO-Kanäle teilen Frequenzinformationen mit dem Combo-Bus, um die Konformität mit ITU-T 8273.2 zu vereinfachen
- Das Schalten zwischen DPLL- und DCO-Modi ist berührungslos und dynamisch
- Automatische Referenzschaltung zwischen DCO- und DPLL-Modi zur Vereinfachung der Unterstützung einer externen Phasen-/Zeiteingangs-Schnittstelle in einem T-BC
- Erzeugt Ausgangsfrequenzen, die von Eingangsfrequenzen über einen fraktionalen Ausgangsteiler (FOD) unabhängig sind
- Jeder FOD unterstützt eine Ausgangsphasenabstimmung mit einer Auflösung von 1 ps
- 4 Differential-/8 LVCMOS-Ausgänge
- Frequenzen von 5 Hz bis 1 GHz (250 MHz für LVCMOS)
- Jitter unter 150 fs RMS (10 kHz bis 20 MHz)
- Unterstützt LVCMOS-, LVDS-, LVPECL-, HCSL-, CML-, SSTL- und HSTL-Ausgangsmodi
- Differential-Ausgangsschwingung ist wählbar: 400 mV / 650 mV / 800 mV / 910 mV
- Unabhängige Ausgangsspannungen von 3 V, 2,5 V oder 1,8 V
- LVCMOS unterstützt zusätzlich 5 V oder 1,2 V
- Die Taktphase jedes Ausgangs ist einzeln in Schritten von 1 ns bis 2 ns mit einem Gesamtbereich von ±180° programmierbar
- 4 einendige Taktkanäle/2 Differentialkanäle
- Unterstützt Frequenzen von 5 Hz bis 1 GHz
- Jeder Eingang kann einem beliebigen oder allen Timing-Kanälen zugeordnet werden
- Redundante Eingangsfrequenz unabhängig voneinander
- Jeder Eingang kann als externer Frame-/Sync-Impuls von EPPS (sogar Impuls pro Sekunde), 1 PPS (Impuls pro Sekunde), 5 PPS, 10 PPS, 50 Hz, 100 Hz, 1 kHz, 2 kHz, 4 kHz und 8 kHz, der mit einem wählbaren Referenztakteingang verbunden ist, konfiguriert werden
- Programmierbarer Phasen-Offset von bis zu ±1,638 ms in Schritten von 1 ps pro Eingang
- Referenz überwacht qualifizierte/disqualifizierte Referenzen, je nach LOS, Aktivität, Frequenzüberwachung und/oder LOS-Eingangspins
- Eingangspins mit Signalverlust (LOS) (über GPIOs) können jeder Eingangstaktreferenz zugewiesen werden
- Automatische Referenzauswahl-Statusmaschinen wählen die aktive Referenz für jeden DPLL basierend auf den Referenzüberwachungen, Prioritätstabellen, Rückmelde- und Nicht-Rückmelde- sowie weiteren programmierbaren Einstellungen aus.
- System-APLL arbeitet mit Grundschwingungsquarz: 25 MHz bis 54 MHz oder mit einem Quarzoszillator
- Die System-DPLL akzeptiert einen XO, TCXO oder OCXO, der mit praktisch jeder Frequenz von 1 MHz bis 150 MHz arbeitet
- DPLLs können als DCOs konfiguriert werden, um Precision Time Protocol(PTP)-/IEEE 1588-Takte zu synthetisieren
- DCOs erzeugen PTP-basierte Takte mit einer Frequenzauflösung von weniger als 11 × 10-16
- DPLL-Phasendetektoren können als Zeit-Digital-Wandler (TDC) mit einer Genauigkeit von weniger als 1 ps verwendet werden
- Serielle Prozessoranschlüsse unterstützen 1 MHz I2C oder 50 MHz SPI
- Das Bauteil kann sich nach einem Reset automatisch konfigurieren, und zwar über:
- Interner benutzerdefinierbarer einmalig programmierbarer Speicher mit bis zu 16 verschiedenen Konfigurationen
- Standardmäßiger externer I2C-EPROM über separaten I2C-Master-Anschluss
- 1 JTAG-Boundary-Scan
- Betriebstemperaturbereich: -40 °C bis +85 °C
- 7 mm x 7 mm VFQFPN48-Gehäuse
Applikationen
- Core- und Zugriffs-IP-Schalter und -Router
- Synchrone Ethernet-Ausstattung
- Telekommunikations-Grenztakte (T-BCs) und Telekommunikations-Zeit-Slave-Takte (T-TSCs) gemäß ITU-T 8273.2
- 10 Gb, 40 Gb und 100 GBit Ethernet-Schnittstellen
- Timing-Quelle und -Verteilung des Zentralbüros
- Drahtlose Infrastruktur für 5G und 5G-Netzwerkausrüstungen
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Blockdiagramm
Gehäuseabmessungen
