Lattice Semiconductor MachXO4™ Feldprogrammierbare GATE-Arrays
Lattice Semiconductor MachXO4™ Field-Programmable GATE Arrays (FPGAs) erweitern das Ultra-Low-Density-FPGA-Portfolio & Lattice Semiconductorum fortschrittliche Funktionen, die Flexibilität und Wirkungsgrad bieten. Die MachXO4 Bauteile vereinen geringen Stromverbrauch, eingebetteten Flash-Speicher, hohe I/O -Dichte und sofortige Startfähigkeit, um den Anforderungen moderner Systeme gerecht zu werden. Mit außergewöhnlicher I/O -Dichte in kompakten Gehäusen integriert MachXO4 gehärtete Funktionen, die dazu beitragen, Systemkosten und Footprint zu minimieren. Die breite Programmierbarkeit und die native Unterstützung von Industriestandard-Schnittstellen machen diese FPGAs zu einer skalierbaren Lösung für sich entwickelnde Anschlussfähigkeit und Applikationen.
Die Produktivität im Designprozess wird durch die Software Lattice Radiant™ gesteigert, die große und komplexe Designs mit branchenführender RTL Synthese, einer einheitlichen Designdatenbank, fortschrittlichen Skriptfunktionen, einer modernen GUI, Timing-Analyse und einem integrierten Logikschaltung unterstützt. Lattice bietet außerdem eine große Auswahl vorkonfigurierter IP-Module für die MachXO4™ Produktfamilie an.
Merkmale
- Varianten (alle funktional und pin-kompatibel)
- ZC - extrem niedrige Leistungsaufnahme, 2.5V/3.3V Versorgung
- HC - Hochleistung, 2.5V/3.3V Versorgung
- HE - Hochleistung, 1,2 V Versorgung
- Basierend auf einem nichtflüchtigen, stromsparenden 65 nm Prozess
- Extrem geringe Leistung, bis hin zu 140 µW statischer Leistung
- Breiter Auswahlbereich für die Logikdichte von 896 LUTs bis 9400 LUTs
- Eingebetteter Flash-Speicher mit Benutzer -Flash-Speicher (UFM) von bis zu 448 KB
- Bis zu 432 KB eingebetteter Blockspeicher (EBR) und 54 KB Verteilter RAM
- Sofortige Einschaltung mit einer Bootzeit von weniger als 5 ms
- Hochflexibler Buffer, der die Standards 3,3 V 1 V I/O für die Anbindung älterer und zukunftsweisender Bauteile unterstützt.
- Hot-Socketing mit einem Ableitstrom von nur 350 µA und ohne Stromversorgungsequenzierung
- Unterstützung gemischter Spannungen für LVCMOS und LVTTL- I/O -Typen
- Standardmäßig integrierte Pull-Down- Widerstände zur Minimierung externer Komponenten
- Kompakte Gehäuse mit hohem I/O-zu-LUT-Verhältnis, bis zu 382 I/O-Pins
- SPI, I2C, Timer/Zähler und Oszillator sind als gehärtete On-Chip-Funktionen ausgelegt
- Verbesserte Designproduktivität durch die Verwendung der Lattice Radiant Software
- RoHS-konform
Applikationen
- Berechnen
- Rechenzentrumsserver
- Netzwerk und Speicher
- Hardware Beschleunigung
- Kommunikation
- Ethernet- Schalter und Router
- Breitbandzugang
- Funkgeräte
- Unterhaltungselektronik
- Display Monitore
- Kameras
- Smartphones
- Industrie
- Motorsteuerung
- Handheld- Bauteile
- Prüfung und Messung
- Programmierbare Logikschaltung
- Automotive (Teile, die auf A enden)
- FAS
- Umrichter
- Motorsteuerung
- Infotainment
- Batteriemanagement
Technische Daten
- Stromsparend und programmierbare Architektur
- Logikschaltung Dichte Bereich von 896 bis 9,4k LUT4
- 64 KB bis 432 KB eingebetteter Blockspeicher (EBR)
- Bis zu 54 kb verteilter RAM
- Dedizierte FIFO - Logikschaltung
- Fortschrittlicher 65-nm- Stromsparprozess
- Programmierbare Differential- I/O- Schnittstellen mit geringem Schwingungspegel
- Standby-Modus und andere Energiesparoptionen
- Hochleistungsfähiger, flexibler I/O Buffer
- Der Programmierbare sysI/O-™ Buffer unterstützt eine große Auswahl von Schnittstellen.
- LVCMOS 3,3/2,5/1,8/1,5/1,2/1,0
- LVTTL
- LVDS, Bus-LVDS, MLVDS, LVPECL
- MIPI D-PHY emuliert
- Schmitt-Trigger-Eingänge, bis zu 0,5 V Hysterese
- I/O-Unterstützung Hot-Socketing
- Differentieller On-chip-Anschluss
- Programmierbarer Pull-up- oder Pull-down -Modus
- Der Programmierbare sysI/O-™ Buffer unterstützt eine große Auswahl von Schnittstellen.
- Vorkonfigurierte quellensynchrone E/A
- DDR-Register in I/O-Zellen
- Spezielle Logikschaltung
- 7:1-Verhältnis für Display I/O
- Generische DDR, DDRx2 und DDRx4
- Breiter Bereich an fortschrittlichen Verpackungen
- Kompakte Gehäuse mit hohem I/O-zu-LUT-Verhältnis bis zu 382 I/O-Pins
- Raster 0,4 mm - 1280 bis 4320 LUTs in einem sehr kleinen Footprint WLCSP (2,5 mm × 2,5 mm bis 3,8 mm × 3,8 mm) mit 27 bis 62 I/Os
- 0,5 mm Raster – 896 bis 4320 LUTs in BGA-Gehäusen von 8 mm x 8 mm bis 20 mm x 20 mm TQFP mit bis zu 112 Ein-/Ausgängen
- 0,8 mm Raster – 1280 bis 9400 LUTs in BGA-Gehäusen von 14 mm x 14 mm bis 19 mm x 19 mm mit bis zu 382 Ein-/Ausgängen
- 1.0 mm Raster – 1280 bis 4320 LUTs in einem BGA-Gehäuse von 17 mm x 17 mm mit 204 Ein-/Ausgängen
- Nichtflüchtig, mehrfach umkonfigurierbar
- Sofort einsatzbereit – startet in Millisekunden
- Optionaler Dual-Boot mit externem SPI-Speicher
- Ein-Chip- Sicherheitslösung
- Programmierbar über JTAG, SPI oder I2C
- Rekonfigurierbarer Flash-Speicher bis zu 100.000 Schreib-/Löschzyklen für kommerzielle/industrielle Bauteile und 10.000 Schreib-/Löschzyklen für Fahrzeuganwendungen
- Unterstützt die Hintergrundprogrammierung von nichtflüchtigem Speicher
- Aktualisierung des Felds Logikschaltung, während I/O den Systemstatus durch TransFR-Rekonfiguration beibehält
- Optimierung des Taktsignals auf dem Chip
- Oszillator auf dem Chip mit einer Genauigkeit von 5,5 % für kommerzielle/industrielle Bauteile
- 8 Primärtasks
- Bis zu zwei Edge für Hochgeschwindigkeits- I/O- Schnittstellen, nur Ober- und Unterseite.
- Bis zu zwei analoge PLLs pro Gerät mit Fractional-n -Frequenzsynthese
- Breiter Eingangsfrequenzbereich von 7 MHz zu 400 MHz
- Verbesserte Unterstützung auf Systemebene
- Gehärtete On-Chip-Funktionen – SPI, I2C und Timer/Zähler
- Einzigartiger TraceID zur Systemverfolgung
- Einzelne Stromversorgung mit erweitertem Betriebsbereich
- IEEE Standard 1.149,1 Boundary Scan
- IEEE 1532-compliant In-System-Programmierung
- Modernste Design-Software
- MachXO4 Gerät wird in Lattice Radiant unterstützt.
- Branchenführendes RTL-Sprach-Support für VHDL, VHDL-2008, Verilog und SystemVerilog
- Erweiterte Fähigkeit in der Befehlszeile und im TCL -Designablauf
- Ein-Klick-Kompilierungsablauf und übergreifende Analysetools
- Eingebettete Zeit- und Logikschaltung
PFU-Blockdiagramm
Der Core des MachXO4 Geräts besteht aus PFU-Blöcken, die so programmiert werden können, dass sie Logikschaltung, Arithmetik-, verteilte RAM und verteilte ROM-Funktionen ausführen. Jeder PFU-Block besteht aus vier miteinander verbundenen Slices, die von Null bis Drei nummeriert sind. Jeder Slice enthält zwei LUTs und zwei Register. Es gibt 53 Eingänge und 25 Ausgänge, die jedem PFU-Block zugeordnet sind.
Slice-Diagramm
Die Slices Null bis Drei enthalten zwei LUT4s, die zwei Register speisen. Die Slices Null bis Zwei können als verteilte Speicher konfiguriert werden. Die Logikschaltung führt Set-/Reset -Funktionen (programmierbar als synchron/asynchron), Uhr Chipauswahl und erweiterte RAM-/ROM-Funktionen aus. Die Register im Slice können für positive/negative und flankengetriggerte oder pegelsensitive Uhren konfiguriert werden. Alle Slices verfügen über 15 Eingänge aus der Routenführung und einen aus der Carry-Chain (aus dem benachbarten Slice oder PFU). Es gibt sieben Ausgänge: sechs für die Routenführung und einen für die Carry-Chain (an die benachbarte PFU).
PLL-Diagramm
Der MachXO4 PLL enthält ein WISHBONE-Feature Anschluss, der es ermöglicht, die Einstellungen PLL, einschließlich der Teilerwerte, dynamisch aus der Nutzer Logikschaltung zu ändern. Wenn Sie diese Funktion verwenden, muss auch der EFB-Block im Design initialisiert werden, um den Zugriff auf die WISHBONE-Anschlüsse zu ermöglichen. Ähnlich wie bei der dynamischen Einstellung kann es vorkommen, dass die PLL die Synchronisation verliert und sich erst wieder einrastet, wenn der Parameter tLOCK erfüllt ist, wenn die PLL- Einstellungen über den WISHBONE-Anschluss aktualisiert werden.
Development Tool
Lattice Semiconductor MachXO4™ Development Board
Vielseitige Plattform zur Erforschung und Bewertung der Fähigkeiten des MachXO4 FPGA.