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Altera Stratix® 10-FPGA- und SoC-FPGA

Altera Stratix® 10-FPGA und SoC-FPGA verbessern die Leistung, den Wirkungsgrad, die Dichte und die Systemintegration erheblich. Die Stratix 10 von Altera nutzen die innovative Hyperflex™ FPGA- Architektur von Altera und kombinieren Technologien wie die Embedded Multi-Chip-Interconnect-Brücke (EMIB), den Advanced Interface Bus (AIB) und Chiplets. Dadurch erreichen die Stratix 10 Bauteile von Altera eine bis zu 2-fach höhere Leistung im Vergleich zu den leistungsstarken FPGAs der vorherigen Generation.

Altera Stratix 10 GX FPGA
Für die hohen Leistungsanforderungen von Systemen mit hohem Durchsatz konzipiert.

Altera Stratix 10 SX SoC FPGA
Verfügt über ein hartes Prozessorsystem mit einem ARM® Cortex-A53-64-Bit-Quad-Core-Prozessor.

Altera Stratix 10 TX FPGA
Bietet die fortschrittlichsten Transceiver-Funktionen der Branche durch die Kombination von H- und E-Transceiver-Tiles.

Altera Stratix 10 MX FPGA
Multifunktionsbeschleuniger für High-Performance-Computing (HPC).

Altera Stratix 10 DX FPGA
Unterstützt Altera Ultra Path Interconnect für eine direkte kohärente Verbindung mit zukünftigen ausgewählten skalierbaren Altera Xeon Prozessoren.

Altera Stratix 10 NX FPGA
Darauf ausgelegt, den hohen Leistungsanforderungen von Systemen mit hohem Durchsatz gerecht zu werden.

Altera Stratix 10 AX FPGA
Bietet direkte HF-Funktionen durch die Integration leistungsstarker Datenwandler.

Merkmale

  • Nutzen die doppelte Core-Taktfrequenzleistung, um Durchsatzdurchbrüche zu erzielen
  • Verwenden eine reduzierte IP-Größe, die durch die Altera Hyperflex FPGA-Architektur ermöglicht wird, um Designs über mehrere Bauteile in einem einzigen Bauteil zu konsolidieren, wodurch der Stromverbrauch um bis zu 70 % im Vergleich zu Bauelementen der vorherigen Generation reduziert wird.
  • Schnellere Taktfrequenzen zur Reduzierung der Busbreiten und Reduzierung der IP-Größe (geistiges Eigentum), wodurch zusätzliche FPGA-Ressourcen für mehr Funktionalität freigegeben werden
  • Steigern die Leistung mit weniger Routing-Staus und weniger Design-Iterationen mit hyperbewussten Design-Tools

Applikationen

  • ASIC-Prototyping für eine höhere Produktivität durch Reduzierung der Komplexität der Design-Partitionierung mit einem monolithischen FPGA-Fabric
  • Cyber-Sicherheit mit fMAX über 900 MHz ermöglicht die Überwachung aller unterstützten Protokolle mit Leitungsraten
  • Rechenzentrum-Beschleunigung mit UPI für eine direkte kohärente Verbindung zu zukünftig ausgewählten Altera Xeon skalierbaren Prozessoren und PCIe Gen4 x16 zusammen mit Altera Hyperflex FPGA-Architektur, konfigurierbaren DSP-Engines und KI-Tensorblöcken, um einen bahnbrechenden Rechendurchsatz zu ermöglichen
  • fMAX über 700 MHz mit der Altera Hyperflex-FPGA-Architektur, ermöglicht 400G-Ethernet
  • Radar mit bis zu 8,6 TFLOPS der IEEE 754-compliant Einzelpräzisions-Fließkommaleistung liefert eine GPU-Klasse-Leistung bei einem Bruchteil der Energie
  • OTN-/Rechenzentrum-Verbindung, einschließlich heterogener 3D-SiP-Integration (System-in-Package) von Transceiver-Kacheln, die eine 30G-Backplane-Unterstützung mit einem Pfad zu 57,8 Gbps und 28,9 Gbps liefern

Technische Daten

  • Quad-Core ARM Cortex-A53 MPCore-Prozessorcluster bis zu 1,5 GHz
  • Vektorfließkommaeinheit (VFPU) mit einfacher und doppelter Präzision, ARM Neon-Medienverarbeitungsengine für jeden Prozessor
  • 32 KB L1-Befehlscache mit Parität, 32 KB L1-Datencache mit Fehlerkorrekturcode (ECC)
  • 1 MB KB geteilter L2-Cache mit ECC
  • 256 KB On-Chip RAM
  • Die Systemspeicher-Managementeinheit ermöglicht ein einheitliches Speichermodell und erweitert die Hardware-Virtualisierung in Peripherien, die im FPGA-Fabric implementiert sind
  • Die Cache-Kohärenzeinheit bietet eine Einweg-Kohärenz (I/O), die es einem CCU-Master ermöglicht, den kohärenten Speicher der ARM Cortex-A53 MPCore-CPUs anzuzeigen
  • 8-Kanal-DMA (Direct Memory Access)
  • 3 x 10/100/1000 EMAC mit integriertem DMA
  • 2 x USB-OTG mit integriertem DMA
  • 2X UART 16550-kompatibel
  • 4x Regler fürSerielle Peripherieschnittstelle (SPI)
  • 5x I2C
  • 1x eMMC 4.5 mit DMA- und CE-ATA-Unterstützung SD/SDIO/MMC-Regler
  • 1 ONFI 1.0 oder höher 8- und 16-Bit-Support-NAND-Flash-Controller
  • Maximal 48 software-programmierbare GPIO
  • 4 Universal-Timer, 4 Watchdog-Timer
  • Der Systemmanager enthält speicherzugeordnete Steuerungs- und Statusregister sowie eine Logikschaltung zur Steuerung von Funktionen auf Systemebene und anderen HPS-Modulen
  • Der Reset-Manager setzt Signale basierend auf Reset-Anfragen von Quellen im HPS- und FPGA-Fabric und Software-Schreiben auf die Modul-Reset-Steuerregister zurück
  • Der Taktmanager bietet eine Software-programmierbare Taktsteuerung zur Konfiguration aller im HPS erzeugten Takte

SoC FPGA Blockdiagramm

Blockdiagramm - Altera Stratix® 10-FPGA- und SoC-FPGA

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Development Kits

Altera Stratix® 10 Development Kits

Vollständige Design-Umgebungen zur Evaluierung der Funktionen der Stratix 10 FPGAs.

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Altera Stratix® 10-GX-Signalqualitäts-Development-Kits

Eine vollständige Design-Umgebung mit sämtlicher Hardware und Software, die zur Entwicklung von Stratix® 10-GX-FPGAs erforderlich ist.

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Altera Stratix® 10-TX-Signalqualitäts-Development-Kits

Vollständige Designumgebung mit Hardware und Software für die Entwicklung von Stratix 10-TX-FPGA-Designs.

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Terasic Technologies Stratix® 10 Sensor Processing Kit

High-performance platform designed for real-time sensor data processing and transmission.

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Design-Software

Altera Quartus® Prime Design Software

Multi-platform design environment for all phases of FPGA and CPLD design.

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Altera FPGA KI-Suite

Entwicklungsplattform, die die Erstellung von KI-Inferenzlösungen auf FPGAs vereinfacht.

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Veröffentlichungsdatum: 2023-09-25 | Aktualisiert: 2026-01-07